システム ＃ 実時間組込システムの説明については意図して .NET ライブラリです。それは、組み込みシミュレータ カーネルと論理合成可能な VHDL にデザインを変換するコード変換エンジンが付属しています。主な焦点は、現在の FPGA 設計の開発です。システム ＃ だけでなく、レジスタ転送レベル (RTL) 説明その翻訳 VHDL を簡単ですが、またクロック スレッド待機ステートメントで論理合成可能な VHDL ステート マシンに変換することができますをサポートします。さらに、システム ＃ 論理合成可能なトランザクション ・ レベル ・ モデリング機能を紹介します。技術の視点から反射とアセンブリ コード (CIL) 逆コンパイルを使用してシステムの設計から抽象構文ツリー (AST) を再構築します。AST は、SysDOM を記述する反応性コンポーネント ベースのシステム用のドキュメント オブジェクト モデルに準拠します。Unparsing のステージは、AST VHDL に変換します。逆コンパイル プロセスは属性ベースのプログラミングでさまざまな方法で計測することができます。さらに、自体 AST の変換が可能です。これにより、クロック スレッド有限ステート マシンに変換するなどの高度な機能の実装。
