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プロジェクト概要

Signsは様々なハードウェア記述言語でのハードウェア設計のための開発環境です。タックルタスクがあり、コンパイル、合成、シミュレーション、およびデザインのテスト。これらの主な領域の統合のために、ネット、ソースコード、シミュレーション間の切換えによる包括的な設計のデバッグ機能を提供します。サポートされる言語には、VHDLおよびISCASベンチマーク形式が含まれます。Signsには2種類あります:大規模なネットリストを処理・解析するのに有用なコマンドラインのみのバージョンと、ハードウェアの設計とシミュレーションのためのEclipseプラグイン。
プロジェクトのリリース情報やプロジェクトリソースの情報です。
注: プロジェクトリソースの情報は Freecode.com ページからの引用です。ダウンロードそのものは、OSDNにホスティングされているものではありません。

2007-01-10 17:26
0.6.3

一方、リリース焦点を明確にバグのですが、また、強化されたテストベンチのサポートおよび改良ネットリストとシミュレータのビューなど、一部の機能が改善されます。 VHDLのコンパイラは、大きなデザインの精緻化がはるかに改善されたコンテキストを処理するためのサブプログラムをサポートしています。内部では、中間表現層のため、中間のオブジェクトは、適切な樹形がクリーンアップされました。
タグ: Major bugfixes
While the release focus is clearly on bugfixes,
there are also some feature improvements, such as
enhanced test bench support and improved netlist
and simulator views. The VHDL compiler has support
for subprograms now and elaboration of big designs
is much faster because of improved context
handling. Internally, the intermediate
representation layer was cleaned up, so
intermediate objects form a proper tree now.

2006-06-23 19:36
0.6.2

多くのバグ修正のほか、このリリースでは、新しい看板、autobuilder改善コンソールおよびビューのナビゲーションの概要が含まれて改善Eclipseプラグインを備えています。 VHDLのコンパイラは、属性の精緻化とVHDL87スタイルファイルの宣言をサポートしており、ネットリストの注釈やエラーメッセージの正確なソースの場所を報告します。このリリースの新機能はネットリストの出力、加算器やコンパレータの生成、およびテストベンチ用のより良いサポートBLIF実験バークレーsisのインターフェイスが含まれます。
タグ: Minor feature enhancements
Besides many bugfixes, this release features an improved Eclipse plugin that includes a new Signs console, autobuilder improvements, and outline view navigation. The VHDL compiler has support for attribute elaboration and VHDL87 style file declarations, and reports precise source locations for netlist annotations and error messages. New features in this release include an experimental Berkeley SIS interface, BLIF netlist output, adder and comparator generation, and better support for test benches.

2006-05-06 01:44
0.6.1

NAND型/ ISCASネットリストNOR型ツリーの生成、()を選択し、信号の割り当て精緻化をサポートし、限られたCLAは(加算)の生成は、ネットリストのビューアが追加のツールバーのボタンからダンプしてネットリストの処理機能にアクセスするに固定されているが追加されている固定されているEclipseプラグインは、マウスの信号を選択し、固定されているAntビルドスクリプトはもはや存在しないソース配布物からです。
タグ: Major bugfixes
NAND/NOR tree generation for ISCAS netlists has been fixed, (limited) support for selected signal assignment elaboration has been added, CLA (adder) generation has been fixed, the netlist viewer has additional toolbar buttons to access dump and netlist processing functions from the Eclipse plugin, mouse signal selection has been fixed, and the Ant build script is no longer missing from the source distribution.

2006-04-28 08:31
0.6.0

このリリースでは以前よりもはるかに大きなVHDLのサブセットをサポートする新しいJavaCCをベースVHDLのパーサが含まれます。 GUIとの代わりにサインEclipseプラグインのデザインをエントリと探査のため提供されて削除されています。また、サインを(そしてすぐに戻って)中間ライブラリのファイルやネットリストの読み込みをダンプすることができます。コンピュータの場合は支援のテストは、テスト生成とFaultsimモジュールを大幅に改善されている。
タグ: Major feature enhancements
This release includes a new JavaCC based VHDL
parser that supports a much bigger VHDL subset
than before. The GUI has been removed and instead
a Signs Eclipse plugin is offered for design entry
and exploration. Furthermore, Signs can dump out
(and quickly read back in) intermediate library
files and netlists. For computer-aided testing,
the ATPG and Faultsim modules have been vastly
improved.

2005-12-10 07:07
0.5.7

このリリースではテスト生成がたくさん/ Faultsimのバグフィックスと大幅に向上ネットリストのビューアが正しくバスを処理する機能。パフォーマンスの大規模なネットリストの処理を改善しました。
タグ: Major bugfixes
This release featured lots of ATPG/Faultsim bugfixes and a much improved netlist viewer, which handles busses correctly. Performance of the handling of large netlists was improved.

プロジェクトリソース