プロジェクトの説明

HDLmaker 階層 Verilog や VHDL コード、PCB ネットリスト、シミュレーションと合成スクリプト/プロジェクト/をファイル、および回路図を生成します。それは、モジュール間の広範なハイパーリンクを含む HTML に Verilog/VHDL および HDLmaker のプロジェクトを変換できます。また Verilog や VHDL にパッド PCB ネットリストを変換することができ、いくつか単純な VHDL Verilog の翻訳を行うことができます。HDLMaker synplifies 複雑な Fpga と Asic の開発はほとんどザイリンクス Fpga 広範なサポートしています。

(このプロジェクト概要は機械翻訳されたものです) 翻訳してみる 原文を表示する

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